実習・Vitis HLSを使った高位合成「超」入門
実習・Vitis HLSを使った高位合成「超」入門
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【開催日】2021年10月28日(木) 10:00-17:00 1日コース
【セミナNo.】ES21-0113 【受講料】30,000円(税込)
【会場】東京・巣鴨 CQ出版社2Fセミナ・ルーム [地図]
【セミナNo.】ES21-0113 【受講料】30,000円(税込)
【会場】東京・巣鴨 CQ出版社2Fセミナ・ルーム [地図]
Vitis HLSはXilinx社の提供する高位合成ツールである．高位合成ツールを使用するとC言語等のソースコードから回路を生成でき，抽象度の高い機能を持った回路の設計が容易になる．
本セミナでは，無償版Vitis HLSを使ってC言語ソースコードから回路を生成する方法を解説する．実習では，高位合成を実施して実際にFPGA（SoC）で動作させてみる．使用するSoCボードはZybo Z7-20である．
※実習教材（Zybo Z7-20，Pmod SSD，Pmod VGA，USBケーブル，ACアダプタのセット）は，当日購入することができます．価格：41,000円（税込，現金のみ）．
本セミナでは，無償版Vitis HLSを使ってC言語ソースコードから回路を生成する方法を解説する．実習では，高位合成を実施して実際にFPGA（SoC）で動作させてみる．使用するSoCボードはZybo Z7-20である．
※実習教材（Zybo Z7-20，Pmod SSD，Pmod VGA，USBケーブル，ACアダプタのセット）は，当日購入することができます．価格：41,000円（税込，現金のみ）．
●対象聴講者
・高位合成に興味のある方
・FPGA設計に興味のあるソフトウェア開発者
●講演の目標
・高位合成ツール（Vitis HLS）を使えるようになる
・高位合成した回路をFPGAに組み込めるようになる
●内容
1. Vitis HLSとは
- 高位合成とは
- Vitis HLSの概要
- 操作手順
実習A 加算器の合成
2. Vitis HLSによる高位合成
- Cソースコードの書き方
- 入力，出力になるもの
- シミュレーション
- 合成の実行
- 合成後のシミュレーション
- 高位合成の制御
- 入出力インターフェース
- IPの作成
実習B 加算器のシミュレーション
3. FPGAへの組み込み
- Vivadoの操作
- IPの登録
- RTLの作成
- インプリメンテーション
- FPGAへの書き込み
実習C 加算器をFPGAで動作確認
4. 回路作成のノウハウ
- 高位合成に適した回路
- 高位合成に適さない回路
- 機能の分割
実習D カウンタおよび7セグメントLEDを点灯制御
5. メモリ，バスへのアクセス
- メモリ，バスアクセスを生成するCソースコード
- メモリアクセス
- バスアクセス
- AXIインターコネクト
- プロセッサへの接続
実習E メモリアクセス，画像表示
実習F 合成IPとソフトウェアの速度比較(マンデルブロ集合の表示)
高位合成を使ったマンデルブロ集合の表示
・高位合成に興味のある方
・FPGA設計に興味のあるソフトウェア開発者
●講演の目標
・高位合成ツール（Vitis HLS）を使えるようになる
・高位合成した回路をFPGAに組み込めるようになる
●内容
1. Vitis HLSとは
- 高位合成とは
- Vitis HLSの概要
- 操作手順
実習A 加算器の合成
2. Vitis HLSによる高位合成
- Cソースコードの書き方
- 入力，出力になるもの
- シミュレーション
- 合成の実行
- 合成後のシミュレーション
- 高位合成の制御
- 入出力インターフェース
- IPの作成
実習B 加算器のシミュレーション
3. FPGAへの組み込み
- Vivadoの操作
- IPの登録
- RTLの作成
- インプリメンテーション
- FPGAへの書き込み
実習C 加算器をFPGAで動作確認
4. 回路作成のノウハウ
- 高位合成に適した回路
- 高位合成に適さない回路
- 機能の分割
実習D カウンタおよび7セグメントLEDを点灯制御
5. メモリ，バスへのアクセス
- メモリ，バスアクセスを生成するCソースコード
- メモリアクセス
- バスアクセス
- AXIインターコネクト
- プロセッサへの接続
実習E メモリアクセス，画像表示
実習F 合成IPとソフトウェアの速度比較(マンデルブロ集合の表示)
高位合成を使ったマンデルブロ集合の表示
【受講者が持参するもの】
筆記用具
筆記用具
コース