1．ソフトウェア無線とは
2．bladeRFのしくみ
　2.1 bladeRFの各ブロック
　2.2 パソコンとの接続のテスト
　2.3 送信データのファイル送信と送信スペクトルの確認
　2.4 (参考)hostedファームウェアとSimuLinkの連携
3．DACの出力がIQ変調されてRFが生成される仕組み
　3.1 DACのIQ出力
　3.2 IQ変調器の仕組み
4．QPSK変調の仕組み
　4.1 伝送データの振幅・位相へのマッピング
　4.2 インターポレーションと帯域制限
　4.3 Baker符号の挿入
　4.4 FPGAで変調するメリット
　4.5 受信機の周波数同期の仕組み
　4.6 受信機のシンボル同期の仕組み
　4.7 受信機のBaker符号検出の仕組み
5．Verilog RTL作成実習-伝送データの振幅・位相へのマッピング
6．Verilog RTL作成実習-インターポレーションと帯域制限
　6.1 インターポレーション
　6.2 RaisedCosineフィルタを用いた帯域制限
7．Verilog RTL作成実習-Baker符号の挿入
　7.1 8ビットの入力データを2ビットずつ順次変調
　7.2 時系列でBaker符号と伝送データを並べる
　7.3 送信するデータをUSBで受け取る
8．送信機ファームウェアの各ブロック結合とシミュレーション
　8.1 テストベンチの作成とModelSimの操作方法
　8.2 シミュレーションとシミュレーション結果の確認
9．送信機ファームウェアのhostedファームへの組み込みとコンパイル
10．送信機ファームウェアのスペアナでの確認
11．送信機ファームウェアのオフライン処理ＳＤＲでの確認


300MHz～3.8GHzのRFフロント・エンドを備え，
サイクロン4FPGAを搭載したbladeRFを題材とします．


bladeRFの出力をスペアナで観測し，FPGAの動作を体験できます．
※写真とは別機種のスペアナを使用する可能性があります．


Simulink上で見たQPSKベースバンド信号


●対象聴講者
・ソフトウェア無線に興味があり，FPGAでの実装について勉強したい方．

●講演の目標
・ソフトウェア無線におけるFPGA活用の知識が得られる
・QPSK変調を題材として，シーケンシャルなデータ処理，フィルタリング，の実践的なVerilog RTL記述の知識が得られる

＊参考URL
bladeRFの公式紹介サイト，https://www.nuand.com/