実習・Vitis HLSを使った高位合成「超」入門

実習・Vitis HLSを使った高位合成「超」入門
―― C言語ソースコードから回路を作ってFPGAを動かそう


【コース】1日コース,7時間(昼休み1時間を含む)【内容のカスタマイズ】可能.要相談
【セミナNo.】ESKY01 【出張範囲】全国

 Vitis HLSはAMD-Xilinx社の提供する高位合成ツールである.高位合成ツールを使用するとC言語等のソースコードから回路を生成でき,抽象度の高い機能を持った回路の設計が容易になる.
 本セミナでは,Vitis HLSを使ってC言語ソースコードから回路を生成する方法を解説する.実習では,高位合成を実施して実際にFPGA(SoC)で動作させてみる.

●対象聴講者
・高位合成に興味のある方
・FPGA設計に興味のあるソフトウェア開発者

●講演の目標
・高位合成ツール(Vitis HLS)を使えるようになる
・高位合成した回路をFPGAに組み込めるようになる

●内容
1. Vitis HLSとは
 - 高位合成とは
 - Vitis HLSの概要
 - 操作手順
実習A 加算器の合成

2. Vitis HLSによる高位合成
 - Cソースコードの書き方
 - 入力,出力になるもの
 - シミュレーション
 - 合成の実行
 - 合成後のシミュレーション
 - 高位合成の制御
 - 入出力インターフェース
 - IPの作成
実習B 加算器のシミュレーション

3. FPGAへの組み込み
 - Vivadoの操作
 - IPの登録
 - RTLの作成
 - インプリメンテーション
 - FPGAへの書き込み
実習C 加算器をFPGAで動作確認

4. 回路作成のノウハウ
 - 高位合成に適した回路
 - 高位合成に適さない回路
 - 機能の分割
実習D カウンタおよび7セグメントLEDを点灯制御

5. メモリ,バスへのアクセス
 - メモリ,バスアクセスを生成するCソースコード
 - メモリアクセス
 - バスアクセス
 - AXIインターコネクト
 - プロセッサへの接続
実習E メモリアクセス,画像表示
実習F 合成IPとソフトウェアの速度比較(マンデルブロ集合の表示)


高位合成を使ったマンデルブロ集合の表示
高位合成を使ったマンデルブロ集合の表示



【ご用意いただくもの】
開発環境をインストールしたPC(貸出可).SoCボードZybo Z7-20(貸出可).他のSoCボードを希望される場合など,お気軽にお問い合わせください.

【講師】
横溝 憲治 氏〔設計コンサルタント 〕
 メーカにて通信機用LSI開発に従事,その後独立して,HDL関連のコンサルティングやトレーニング,受託開発を手掛けている.