●対象聴講者
・高位合成に興味のある方
・FPGA設計に興味のあるソフトウェア開発者

●講演の目標
・高位合成ツール（Vitis HLS）を使えるようになる
・高位合成した回路をFPGAに組み込めるようになる

●内容
1. Vitis HLSとは
　- 高位合成とは
　- Vitis HLSの概要
　- 操作手順
実習A 加算器の合成

2. Vitis HLSによる高位合成
　- Cソースコードの書き方
　- 入力，出力になるもの
　- シミュレーション
　- 合成の実行
　- 合成後のシミュレーション
　- 高位合成の制御
　- 入出力インターフェース
　- IPの作成
実習B 加算器のシミュレーション

3. FPGAへの組み込み
　- Vivadoの操作
　- IPの登録
　- RTLの作成
　- インプリメンテーション
　- FPGAへの書き込み
実習C 加算器をFPGAで動作確認

4. 回路作成のノウハウ
　- 高位合成に適した回路
　- 高位合成に適さない回路
　- 機能の分割
実習D カウンタおよび7セグメントLEDを点灯制御

5. メモリ，バスへのアクセス
　- メモリ，バスアクセスを生成するCソースコード
　- メモリアクセス
　- バスアクセス
　- AXIインターコネクト
　- プロセッサへの接続
実習E メモリアクセス，画像表示
実習F 合成IPとソフトウェアの速度比較(マンデルブロ集合の表示)



高位合成を使ったマンデルブロ集合の表示