※本セミナはGoogle meet（注）を使ったオンライン限定セミナです。
申込締切は６月２日です。
詳細は、オンライン限定セミナについてに記載されていますので、必ずお読みください。

　本セミナは、実習・VHDLによるFPGA開発・設計入門をオンラインで受講できるように、FPGAボードDE10-Liteを使わず、シミュレータModelSimで理解できるように内容を置き換えたものである。オンラインセミナはオフラインセミナと基本的に同じ講座内容である。
　単に講師の説明を視聴するだけでなく、自らVHDL記述とシミュレーション（ModelSim利用）実習を行うことにより、VHDLを理解することができる。
　1日目は、ディジタル回路設計の基本（ブール代数、論理演算、論理回路、記憶回路）とVHDLを学習する。なお、VHDLで記述したディジタル回路はオフラインセミナで使用したFPGAボードDE10-Liteに実装されたFPGA MAX 10をターゲットにしている。
　2日目は、ディジタル回路規模が大きくなると最大遅延時間を満足しないときのタイミング制約（SDC）の設定、ModelSimを使用したシミュレーション記述を学習する。
　2日間で、VHDL設計、Quartus Prime開発環境、シミュレーション（ModelSim）に必要な知識やノウハウについて、実務経験豊富な講師が実習を取り入れながらていねいに解説する。

（注）使用するソフトウェアはGoogle meetから変更される可能性もあります。